應材推出創新晶片佈線技術！能微縮到2奈米及以下節點 台積電、三星將採用
【記者蕭文康／台北報導】應用材料今宣布推出材料工程創新技術，透過使銅佈線微縮到 2 奈米及以下的邏輯節點，來提高電腦系統的每瓦效能。隨著產業規模微縮到 2 奈米及以下，更薄的介電材料使晶片的機械結構強度變弱，而變窄的銅線則會導致電阻急劇增加，進而降低晶片效能並增加能耗，而這種新材料降低了最小的 k 值，微縮推進至 2 奈米及以下，同時提供更高的機械結構強度，對於將 3D 邏輯和記憶體堆疊升級到新的高度的晶片製造商和系統公司至關重要。
超越經典摩爾定律微縮的物理挑戰
應用材料公司半導體產品事業群總裁帕布若傑（Prabu Raja）表示：「AI時代需要更節能的運算，其中晶片佈線和堆疊對於效能和能耗至關重要。應材最新的整合性材料解決方案使業界能將低電阻銅佈線微縮到新興的埃米節點，同時我們最先進的低介電常數材料降低了電容效應並強化晶片結構強度，將 3D 堆疊提升到全新高度。」
目前最先進的邏輯晶片可包含數百億個電晶體，由長度超過96.5公里的微型銅線連接。晶片佈線的每一層都從一層介電材料薄膜開始，薄膜經過蝕刻後，形成填充銅的通道。幾十年來，低介電常數和銅一直是業界的主力佈線組合，而晶片製造商也能在每一代產品中實現微縮、效能和功率效率方面的改進。
然而，隨著產業規模微縮到 2 奈米及以下，更薄的介電材料使晶片的機械結構強度變弱，而變窄的銅線則會導致電阻急劇增加，進而降低晶片效能並增加能耗。
增強型低介電常數電介質可降低互連電網電阻並強化晶片的3D 堆疊結構強度
為了微縮晶片佈線，晶片製造商會蝕刻每一層低介電常數薄膜以形成溝槽，然後沉積一層阻障層，以防止銅遷移到晶片中造成良率問題。接著，在阻障層塗上一層襯墊，確保在最終的銅回流沉積過程中的附著力，從而緩慢地用銅填充剩餘的體積。
隨著晶片製造商進一步微縮佈線尺寸，阻障層和襯墊在佈線體積中佔了更大的比例，因此無法從物理上在剩餘空間中建立低電阻、無空隙的銅佈線。
應用材料揭櫫最新的整合性材料解決方案 IMS™ (Integrated Materials Solution™)，在一個高真空系統中結合了六種不同的技術，包括業界首創的材料組合，能讓晶片製造商將銅佈線微縮到 2 奈米及以下節點。此解決方案是釕和鈷（RuCo）的二元金屬組合，可同時將襯墊厚度減少 33% 至 2 奈米，為無空隙銅回流提供更好的表面特性，並將線路電阻降低高達 25%，從而改善晶片效能和能耗。
採用 Volta™ 釕 CVD的新型應材Endura™ Copper Barrier Seed IMS™（ 銅阻障層晶種整合性材料解決方案）被所有頂尖邏輯晶片製造商採用，並開始向3奈米節點的客戶出貨。
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台積電及三星客戶評價
三星電子副總裁暨晶圓代工開發團隊負責人 Sunjung Kim 表示，在圖案化技術的進步推動裝置尺寸縮小的同時，包括互連電網佈線的電阻、電容和可靠性在內的其他領域仍存在關鍵挑戰。為協助克服這些挑戰，三星正採用多種材料工程創新，將微縮的優勢擴展到最先進的節點。
台積電執行副總經理暨共同營運長米玉傑（Y.J. Mii）指出：「半導體產業必須大幅提高能源效率，以實現 AI 運算的永續成長。降低互連電阻的新材料將在半導體產業中發揮關鍵作用，與其他創新一同精進整體系統效能和功率。」
不斷成長的佈線商機
應材是晶片佈線製程技術的產業領導者。從 7 奈米到 3 奈米節點，互連佈線步驟大約變成了3倍，使應材在佈線領域的可服務市場機會增加超過 10 億美元，每月產 10萬片投產晶圓（WSPM）的綠地產能，約為60億美元。展望未來，透過晶背供電的導入預計將使應材的佈線商機再增加 10 億美元，每10萬片投產晶圓達到約70億美元。
