特刊
英特爾宣布在晶圓代工未來節點取得突破 使用「釕」提升電晶體容量達25%
【記者蕭文康／台北報導】英特爾晶圓代工（Intel Foundry）在2024年IEEE國際電子元件會議（IEDM）上公佈了新的突破，有助於推動半導體產業邁向下一個十年及更長遠的未來。英特爾晶圓代工展示了有助於改善晶片內互連的新材料，透過使用減材釕（subtractive Ruthenium）提升電晶體容量達25%。此外，英特爾晶圓代工也宣布使用先進封裝的異質整合解決方案，首次讓吞吐量提高了100倍，實現超快速晶片對晶片組裝。
半導體業目標2030年在單晶片容納1兆個電晶體
英特爾晶圓代工資深副總裁暨元件研究部總經理Sanjay Natarajan對此表示，英特爾晶圓代工持續定義和擘劃半導體產業的發展藍圖，最新突破也彰顯了英特爾致力於開發領先技術的承諾。在美國《晶片法案》（U.S. CHIPS Act.）的支持下，英特爾將持續協助提升全球供應鏈的平衡。
隨著半導體產業目標於2030年在單晶片容納1兆個電晶體，電晶體和互連微縮的突破，搭配未來的先進封裝能力，對於講求能源效率、高效能和更具成本效益的AI應用至關重要。
半導體產業需要新的材料，以提升英特爾晶圓代工的PowerVia晶片背部供電解決方案，緩解互連密度和持續微縮的壓力，這是延續摩爾定律並推動半導體進入AI時代的關鍵。
英特爾晶圓代工已經確立了多種途徑，可以解決銅電晶體在未來節點互連微縮的預期限制，提升現有組裝技術，並繼續定義和規劃用於環繞式閘極微縮及未來的電晶體發展藍圖：
減材釕（Ru）降低線間電容幅度高達25%
為了提高晶片內的效能和互連，英特爾晶圓代工展示了減材釕，這是一種新的關鍵替代金屬化材料，使用薄膜電阻和氣隙，在互連微縮方面取得重大進展。該團隊率先3在研發測試工具中展示了一種實用、具備成本效益，且適用於大量生產的減材釕整合製程，其具備氣隙特性，不需要在孔洞周圍保留光刻氣隙排除區，也不需要選擇性蝕刻的自對準孔洞。
採用具備氣隙特性的減法釕，可在間距小於或等於25奈米（nm）時，降低線間電容幅度高達25%，凸顯出金屬化方案的減材釕在緊密間距中替代銅鑲嵌的優勢。此一解決方案將會出現在英特爾晶圓代工的未來節點中。
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選擇性層遷移（SLT）讓吞吐量提高100倍
為了在先進封裝中實現超高速晶片對晶片的組裝，讓吞吐量提高100倍，英特爾晶圓代工首次展示了選擇性層遷移技術（SLT），此一異質整合解決方案讓超薄小晶片具有更高的彈性，相較於傳統的晶片對晶圓鍵合，晶粒尺寸可以更小、深寬比更高，進一步實現更高的功能密度，並為特定小晶片從一個晶圓到另一個晶圓的混合或熔接鍵合（Fusion bonding）提供更靈活且更具成本效益的解決方案，提高AI應用架構的效率和彈性。
